5月26日，万联证券发布了一篇电子行业的研究报告，报告指出，华为发布韬（τ）定律，有望推动我国芯片产业加速创新迭代。

据新华网报道，5月25日，电气电子工程师学会（IEEE）在上海举办的国际电路与系统研讨会上，华为公司发表了韬（τ）定律，提出以“时间（τ）缩微”替代“几何缩微”，作为半导体与电子系统演进的新指导原则。通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。此为我国在全球半导体领域首次提出指导产业发展的新原则。

韬（τ）定律通过逻辑折叠等创新技术降低传播时延，提升晶体管密度：据人民日报报道，近年来，摩尔定律面临物理极限和经济效益双重挑战。随着晶体管“几何缩微”放缓，成本红利逐渐消退，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。“韬定律”提出以“时间缩微”替代“几何缩微”，以系统性降低时间常数为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。基于该定律，华为过去六年已成功设计并量产了381款芯片。今年秋季，华为或将发布新的麒麟手机芯片，完整采用逻辑折叠技术，有望大幅提升相关性能。华为公司预计，到2031年，基于韬（τ）定律的高端芯片晶体管密度有望达到1.4纳米制程的同等水平。

韬（τ）定律有望推动我国芯片产业加速创新迭代，为AI等新兴和未来产业提供更坚实硬件底座：华为提出的“韬（τ）定律”，核心本质在于不再依赖几何尺寸的缩小，而是通过在器件、电路、芯片、系统等各个层面，压缩有效常数τ来实现芯片系统性能的提升。韬（τ）定律下，芯片的先进封装、内存带宽、互联架构、系统软件协同设计等领域，亦成为推动实现“时间缩微”目标的关键环节之一，若能在系统层级设计上实现创新，例如通过先进的3D堆叠、片间互联协议来有效压缩τ值，或有望在性能上等效于先进制程。当前中美科技摩擦持续的背景下，华为发布的韬（τ）定律有望通过先进封装、互联架构创新等方式绕开高尖端半导体设备、晶圆代工等领域的“卡脖子”问题，为我国芯片产业发展先进制程提供新的实践路径，亦有望为AI等新兴和未来产业提供更坚实硬件底座。根据华为论文数据，2020年5月至2026年5月期间，华为半导体设计并量产了381款芯片，服务于移动、AI、汽车、工业和基础设施市场。华为预计到2029年，CPU性能核心频率预计将迈向4GHz及以上，麒麟SoC效率预计在三到五年内在典型使用下将提升1倍以上，AI硬件集成度预计到2035年将增长100倍以上。

华为公司发表的韬（τ）定律有望通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进，推动我国芯片产业加速创新迭代。

建议关注，1）先进封装等细分环节，韬（τ）定律下，芯片产业有望通过先进封装、内存带宽、互联架构、系统软件协同设计等领域的技术创新绕开设备、晶圆制造等“卡脖子”问题，进而在性能上实现等效先进制程的水平，为具备系统集成能力的先进封装企业带来发展机遇；

2）AI芯片、高带宽内存等高端芯片领域，韬（τ）定律有望推动我国芯片产业加速创新迭代，进而推动AI芯片、高带宽内存等高尖端芯片领域的技术突破带来的投资机遇。